分析师：台积电 3nm 工艺良率在 60% 至 80% 之间

CTOnews.com 12 月 31 日消息，台积电于 12 月 29 日在台南科学园区举办 3nm 量产暨扩厂典礼，正式宣布启动 3nm 大规模生产。三星几个月前开启了 N3（3nm）工艺芯片制造，但台积电的良率明显更好。

据 Business Next 报道，专门研究半导体的分析师和专家估计，目前台积电的 N3 良率可能低至 60% 至 70%，或者高至 75% 至 80%，这对第一批产品来说已经相当好。同时，金融分析师 Dan Nystedt 在推特上表示，台积电目前 N3 良率与 N5 良率在上升初期相似，其良率可能高达 80%。

相比之下，三星代工在早期阶段的 3GAE 工艺良率在 10% 到 20% 不等，而且没有改善。

由于台积电目前商业化生产 N3 设计数量有限（据推测几乎不超过三块 IC），而且良率相关数据是该代工厂及其客户的商业机密，因此还无法对台积电的 N3 良率有多高或多低做出具体判断。

此外，考虑到围绕初始 N3 节点（又称 N3B）的传言，苹果可能是唯一一家采用这项技术的公司，其他开发商预计将使用更稳定一些的 N3E 改进工艺。

CTOnews.com获悉，台积电将采用产能有限 N3 节点工艺，然后在 2023 年晚些时候转向更稳定、更高效的全面生产的 N3E，随后在 2024 年转向 N3P，这一年台积电还将在新竹工厂将其 2nm GAA 工艺投入试生产，并在 2025 年进行大规模生产。

台积电官网显示，其 3nm 制程工艺是 5nm 之后的另一个全世代制程，具备最佳 PPA 及电晶体技术。同 5nm 制程工艺相比，3nm 制程工艺的逻辑密度将增加约 70%，在相同功耗下速度提升 10-15%，或者在相同速度下功耗降低 25-30%。